本设计为实现一个多功能的万年历，具有年、月、日、时、分、秒计时并显示的功能，顾名思义，其满量程计时为一万年；具有校对功能，能够对初始的时间进行人为的设定。
本设计采用EDA技术，以硬件描述语言VHDL为系统逻辑描述手段设计具有万年历功能的硬件电路，在QuartusII软件设计环境下，采用自顶向下的设计思路，分别对各个基础模块进行创建，通过各个基础模块的组合和连接来构建上层原理图，完成基于VHDL万年历设计。
系统目标芯片采用EP1K30TC144-3，由时钟模块、控制模块、计时模块、数据译码模块、显示模块组成。经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，将硬件编写程序下载到试验箱上，选择模式3进行功能验证。本系统能够完成年、月、日和时、分、秒的分别显示，由按键输入进行万年历的校时功能。
基于VHDL万年历设计
目录
1 实验概述 ......................................................... 4
1.1 EDA技术 .................................................... 4 1.2 QuartusII的使用 ............................................ 4 1.3 模块化设计 .................................................. 4 1.4 分析、解决问题 .............................................. 4 2 实验内容与要求 ................................................... 5
2.1实验内容 .................................................... 5 2.1实验说明 .................................................... 5 2.3实验要求 .................................................... 6 3 实验原理 ......................................................... 7
3.1设计思想 .................................................... 7 3.2设计原理图 .................................................. 8 3.3工作工程 .................................................... 9 4 实验结果 ........................................................ 10
4.1VHDL程序与仿真 ............................................. 10 4.1.1秒和分模块 ............................................ 10 4.1.2小时模块 .............................................. 11 4.1.3日（天）模块 .......................................... 12 4.1.4月份模块 .............................................. 15 4.1.5年模块 ................................................ 17 4.1.6校时模块 .............................................. 19 4.1.7显示模式切换模块 ...................................... 21 4.2顶层设计与仿真 ............................................. 23 4.3下载与验证 ................................................. 25 4.3.1电路结构选择 .......................................... 25 4.3.2端口配置 .............................................. 26 4.3.3实际电路验证 .......................................... 29
5 实验小结 ........................................................ 30 参考文献 .......................................................... 31
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基于VHDL万年历设计
1 、实验概述 1.1 EDA技术
EDA（Electronic Design Automation），即电子设计自动化，是指利用计算机完成电子系统的设计。它的主要特征及核心是“自顶向下”的设计方法，这种设计方法首先从系统设计入手，在顶层进行功能方框图的划分和结构设计。在方框图一级进行仿真、纠错，并用硬件描述语言对高层次的系统行为进行描述，在系统一级进行验证。然后用综合优化工具生成具体门电路的网表。由于设计的主要仿真和调试过程是在高层次上完成的，这不仅有利于早期发现结构设计上的错误，避免设计工作的浪费，而且也减少了逻辑功能仿真的工作量，提高了设计的一次成功率。
1.2 QuartusII的使用
通过实验，熟悉并掌握QuartusII软件的使用，熟悉该软件工具的环境。除了学习利用VHDL语言编写程序实现硬件电路以外，还要熟练的使用原理图输入的方法进行硬件设计，具体是对每个模块形成一个功能元件，通过元件的连接来实现系统的功能，而不是通过VHDL语言的元件例化程序来完成，不仅提高了效率，而且思想原理也更加的清晰。
1.3 模块化设计
掌握年、月、日、时、分、秒以及控制部分的各功能模块程序设计的原理，进而理解万年历的设计原理，学习并理解模块化设计的方法与思想。用VHDL语言编写各模块程序，进一步了解和掌握各个程序语言，知道编程中的注意事项，提高编程的熟练程度。
1.4 分析、解决问题
通过本实验设计，理论联系实际，巩固所学理论知识，并且提高自己通过所学理论分析、解决实际问题的能力。进一步加深对VHDL设计的了解与认识，体会EDA的巨大作用，了解进行硬件系统设计的整个流程，对生活工作中的电气设备有了更深一层次的了解，对电气工程专业有了更多兴趣。
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基于VHDL万年历设计
2、实验内容与要求
2.1实验内容
设计具有如下功能的万年历：
1）能进行正常的年、月、日和时、分、秒的日期和时间计时功能，按键KEY1用来进行模式切换，当KEY1=1时，显示年、月、日；当KEY1=0时，显示时、分、 秒。
2）能利用实验系统上的按键实现年、月、日和时、分、秒的校对功能。 3）用层次化设计方法设计该电路，编写各个功能模块的程序。 4）仿真报时功能，通过观察有关波形确认电路设计是否正确。 5）完成电路设计后，用实验系统下载验证设计的正确性。
2.2实验说明
万年历的设计思路与多功能时钟的设计思路相似。多功能时钟的各功能模块及相互之间的连接如下图1所示
图1多功能时钟系统原理框图
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基于VHDL万年历设计
年、月、日和时、分、秒的显示格式如图2所示。年、月、日同时显示，时、分、秒同时显示，通过显示模式切换来分别显示。
年/时 月/分 图2万年历显示格式
2.3实验报告要求
1）分析系统的工作原理。
2）画出顶层原理图，写出顶层文件源程序。 3）写出各功能模块的源程序。 4）仿真各功能模块，画出仿真波形。 5）书写实验报告应结构合理，层次分明。
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日/秒 基于VHDL万年历设计
3、实验原理
3.1设计思想
按照模块化的设计思想，要实现万年历的基础功能，必定要包含年、月、日和时、分、秒的功能模块，其中秒和分可以用六十进制计数器来实现，时用二十四进制计数器实现，月用十二进制计数器来实现，年的低两位和高两位都是一百进制计数器，比较特殊的是天的计数器，因为它有四种情况，大月三十一天，小月三十天，平年二月二十八天，闰年二月有二十九天，所以年和月的模块对天的计数都有影响，需要从年和月的输出端引出控制信号来控制天的计数。同时每个计数器都有显示输出端和进位输出端，同时低级别（如秒）的进位输出要给较高级别（如分）的时钟输入端，以此类推，采用串行工作方式进行连接。从而完成了基础的计时和显示的功能。
再按照由基础功能到增强功能的设计思路，要实现校时功能，要在之前电路的基础之上增加一个校时控制模块，增加两个按键来实现控制，按键1来选择校对哪一个模块，按键2选择校对到何值——检测到按键2的一个上升沿，对应的计数器加1。除此之外还需要有显示模式的切换的功能，需要增加一个模式切换的控制模块，通过增加一个按键3来实现控制，是显示年月日还是时分秒。
3.2实验原理图
万年历时分秒部分的原理图如下图所示，年月日部分与之同理，通过控制可以进行切换。
译码驱动 时十位 计数 译码驱动 时个位 计数 译码驱动 分十位 计数 译码驱动 分个位 计数 译码驱动 秒十位 计数 译码驱动 秒个位 计数 校时控制电路 校分控制电路 1HZ 晶体振荡器电路 分频器电路 分频器电路 图3万年历实验原理图
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图4万年历实验结构框图
图5万年历实验结构局部图
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原理图说明：
如图4、5所示，K1键是选择万年历工作的模式，K2键提供上升沿（时钟功能）来使各计数模块加一，从而实现校时的功能。LED灯起指示作用。
模式0：正常计时显示 --K1不按，LED1到LED5都不亮 模式1：调整分增加 --K1按下一次，LED1亮其余四个不亮 模式2：调整时增加 -- K1按下两次，LED2亮其余四个不亮 模式3：调整日增加 -- K1按下三次，LED3亮其余四个不亮 模式4：调整月增加 -- K1按下四次，LED4亮其余四个不亮 模式5：调整年增加 -- K1按下五次，LED5亮其余四个不亮 CLK是外部1Hz输入时钟，作为秒的时钟输入，驱动整个万年历工作运行。 K3键是显示模式的选择，显示时分秒时，LEDSHUCHUMOSHI指示灯亮，显示年月日时，LEDSHUCHUMOSHI指示灯灭。
3.3工作过程
当1Hz时钟信号从CLK输入端输入时，K1,K2,K3都没有按下时，系统从零（闰年）开始处于正常的计时模式，显示时分秒部分，LEDSHUCHUMOSHI指示灯亮。低位计满归零并且向高位进1，如果月份是二月，则天计满29就向月进1。如果按下按键3，LEDSHUCHUMOSHI指示灯不亮，显示年月日部分。如果此时按一下按键1，那么万年历停止计时，工作于模式1，再通过按键2对分进行校时，通过同样的方法可以对时、日、月、年进行校时。当校时完毕，需要万年历重新计时工作时，通过按下键1使LED1到LED5都不亮时，系统工作与正常计时模式。
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4、实验结果
4.1VHDL程序与仿真 4.1.1秒与分模块
秒与分模块为六十进制的计数器 源程序： LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT60 IS
PORT(CLK:IN STD_LOGIC;
Q1,Q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC);
END CNT60;
ARCHITECTURE ONE OF CNT60 IS
SIGNAL Q11,Q22:STD_LOGIC_VECTOR(3 DOWNTO 0); PROCESS(CLK)
BEGIN
IF CLK'EVENT AND CLK='1' THEN
Q11<=Q11+1; Q22<=Q22+1;
IF Q11=9 THEN Q11<=(OTHERS=>'0'); END IF;
IF Q22=5 AND Q11=9 THEN
Q22<=\"0000\";Q11<=\"0000\";COUT<='1'; ELSE COUT<='0'; END IF; END IF;
BEGIN
END PROCESS;
Q1<=Q11;Q2<=Q22;
END; 仿真结果：
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基于VHDL万年历设计
图6 60进制计数器仿真图
如上图所示当Q1、Q2计满60时，Q1、Q2都归零同时有一个进位输出脉冲，完成了六十进制计数器的功能，设计正确。
4.1.2小时模块
时模块为24进制计数器。 源程序： LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT24 IS
ARCHITECTURE ONE OF CNT24 IS
PORT(CLK:IN STD_LOGIC;
Q1,Q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
COUT:OUT STD_LOGIC);
END CNT24;
SIGNAL Q11,Q22:STD_LOGIC_VECTOR(3 DOWNTO 0); PROCESS(CLK)
BEGIN
IF CLK'EVENT AND CLK='1' THEN
Q11<=Q11+1; Q22<=Q22+1;
IF Q11=9 THEN Q11<=(OTHERS=>'0'); END IF;
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BEGIN
基于VHDL万年历设计
IF Q22=2 AND Q11=3 THEN
Q22<=\"0000\";Q11<=\"0000\";COUT<='1'; ELSE COUT<='0'; END IF; END IF;
END PROCESS;
Q1<=Q11;Q2<=Q22;
END; 仿真结果：
图7 24进制计数器仿真图
如上图所示当Q1、Q2计满24时，Q1、Q2都归零同时有一个进位输出脉冲，完成了六十进制计数器的功能，设计正确。
4.1.3日（天）模块
日模块有四种情况，大月为31进制计数器，小月为30进制计数器，平年二月为28进制计数器，闰年二月为29进制计数器，需要有一个二位判断输入信号来进行进制数的选择。 源程序： LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DAY IS
PORT( PANDUAN :IN STD_LOGIC_VECTOR(1 DOWNTO 0);--两位判断输入信号 CLK :IN STD_LOGIC;
CQ1 :OUT STD_LOGIC_VECTOR (3 DOWNTO 0);
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基于VHDL万年历设计
CQ2 :OUT STD_LOGIC_VECTOR (3 DOWNTO 0); COUT :OUT STD_LOGIC); END;
ARCHITECTURE ONE OF DAY IS
SIGNAL CQ3,CQ4:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL PAN:STD_LOGIC_VECTOR(1 DOWNTO 0); PROCESS(CLK,PANDUAN) BEGIN
IF CLK'EVENT AND CLK='1' THEN --上升沿
CQ3<=CQ3+1;
IF CQ3=9 THEN CQ3<=(OTHERS=>'0'); CQ4<=CQ4+1; END IF; PAN<=PANDUAN;
BEGIN
CASE PAN IS
WHEN \"00\"=>IF CQ3=\"0001\" AND CQ4=\"0011\" --判断信号为00时为31进 THEN CQ3<=\"0001\";CQ4<=\"0000\";COUT<='1'; -- 制计数器
ELSE COUT<='0';END IF;
WHEN \"01\"=>IF CQ3=\"0000\" AND CQ4=\"0011\" --判断信号为01时为30进 THEN CQ3<=\"0001\";CQ4<=\"0000\";COUT<='1'; -- 制计数器 ELSE COUT<='0';END IF;
WHEN \"10\"=>IF CQ3=\"1000\" AND CQ4=\"0010\" --判断信号为10时为28进 THEN CQ3<=\"0001\";CQ4<=\"0000\";COUT<='1'; -- 制计数器 ELSE COUT<='0';END IF;
WHEN \"11\"=>IF CQ3=\"1001\" AND CQ4=\"0010\" --判断信号为11时为29进 THEN CQ3<=\"0001\";CQ4<=\"0000\";COUT<='1'; -- 制计数器 ELSE COUT<='0';END IF; WHEN OTHERS=>NULL; END CASE; END IF;
CQ1<=CQ3; CQ2<=CQ4; END PROCESS; END;
仿真结果：
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基于VHDL万年历设计
图8 判断信号为00时天模块仿真图
图9 判断信号为01时天模块仿真图
图10 判断信号为10时天模块仿真图
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基于VHDL万年历设计
图11 判断信号为11时天模块仿真图
如图8、9、10、11所示，仿真结果与设计要求一致，日模块的设计正确
4.1.4月模块
月模块为12进制计数器，同时其需要为天提供判断信号输出，其与天的判断输入信号相一致。由于二月的判断信号输出要受到平年和闰年的影响，平年时判断信号是10，闰年时判断信号为11，所以它要有接收来之年模块的判断平年闰年的输出信号（run=0时表平年，run=1时表闰年）。 源程序： LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY MONTH IS
port(clk :IN STD_LOGIC; run :IN STD_LOGIC; cout :OUT STD_LOGIC;
pan :OUT STD_LOGIC_VECTOR(1 DOWNTO 0);
cq1,cq2 :OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ;
ARCHITECTURE behav OF MONTH IS
signal cq3,cq4: STD_LOGIC_VECTOR (3 DOWNTO 0); signal cq5: STD_LOGIC_VECTOR (7 DOWNTO 0); BEGIN PROCESS(clk) BEGIN
IF clk'EVENT and clk='1' THEN
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基于VHDL万年历设计
cq3<=cq3+1;
IF cq3=9 THEN cq4<=cq4+1;cq3<=\"0000\"; END IF;
IF cq3=2 and cq4=1 THEN cq3<=\"0001\";cq4<=\"0000\";cout<='1';ELSE cout<='0'; END IF;END IF; --十二进制计数器 cq5<=cq4&cq3; --逻辑位相连接 CASE cq5 IS
WHEN \"00000001\"=>pan<=\"00\"; --一月 WHEN \"00000010\"=>if run='1' then pan<=\"11\";else pan<=\"10\";end if; --—二月 WHEN \"00000011\"=>pan<=\"00\"; --三月 WHEN \"00000100\"=>pan<=\"01\"; --四月 WHEN \"00000101\"=>pan<=\"00\"; --五月 WHEN \"00000110\"=>pan<=\"01\"; --六月 WHEN \"00000111\"=>pan<=\"00\"; --七月 WHEN \"00001000\"=>pan<=\"00\"; --八月 WHEN \"00001001\"=>pan<=\"01\"; --七月 WHEN \"00001010\"=>pan<=\"00\"; --十月 WHEN \"00001011\"=>pan<=\"01\"; --十一月 WHEN \"00001100\"=>pan<=\"00\"; --十二月 WHEN others=>NULL; END CASE; cq1<=cq3; cq2<=cq4; END PROCESS; END; 仿真结果：
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基于VHDL万年历设计
图12 平年（run=0）时月模块仿真图
图13 闰年（run=1）时月模块仿真图
如图12、13所示月模块为12进制计数器，并且1、3、5、7、8、10、12月（大月）判断信号为00,4、6、9平年（run=0）2月的判断输出信号为、11月（小月）判断信号为01，平年（run=0）2月的判断输出信号为10，闰年（run=1）2月的判断输出信号为11，与天模块的判断输入信号相一致，符合设计要求，模块的设计正确。
4.1.5年模块
年的高两位和低两位都为一百进制计数器，功能基本相同，不同的是低两位模块有闰年判断输出信号，要传送给月份模块，计满四次就产生一个闰年输出信号，因为闰年数值是4的整倍数。 源程序： LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY YEAR IS
PORT(CLK:IN STD_LOGIC;
Y1,Y2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); RUN,COUT:OUT STD_LOGIC);
END YEAR;
ARCHITECTURE ONE OF YEAR IS
SIGNAL Q1,Q2,Q3:STD_LOGIC_VECTOR(3 DOWNTO 0); PROCESS(CLK)
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BEGIN
基于VHDL万年历设计
BEGIN
IF CLK'EVENT AND CLK='1' THEN Q1<=Q1+1; IF Q1=9 THEN Q1<=(OTHERS=>'0');
Q2<=Q2+1; END IF;
IF Q2=9 AND Q1=9 THEN
Q2<=\"0000\";Q1<=\"0000\";COUT<='1'; ELSE COUT<='0'; END IF; END IF;
END PROCESS; PROCESS(CLK) BEGIN
IF CLK'EVENT AND CLK='1' THEN Q3<=Q3+1; IF Q3=3 THEN Q3<=(OTHERS=>'0');
RUN<='1'; ELSE RUN <='0'; END IF; END IF; Y1<=Q1;Y2<=Q2;
END PROCESS;
END; 仿真结果：
图14 低两位年模块仿真图
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基于VHDL万年历设计
如图14所示，低两位年模块为100进制计数器当T2、T1表示的数为4的整数倍时，判断闰年输出信号就为高电平，与月模块的判断闰年输入信号相一致。符合设计的要求，设计正确。
4.1.6校时模块
如原理图的说明部分所述，校时模块进行工作模式的选择，输入端设有控制按键K1，K2。K1进行模式的选择，K2的功能如同手动时钟脉冲，进行调时设置。 源程序： LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY JIAODUI IS
PORT( K1,K2 :IN STD_LOGIC; MI,FI,SI,TI,YI:IN STD_LOGIC; FO,SO,TL,YO,NO :OUT STD_LOGIC; L1,L2,L3,L4,L5 :OUT STD_LOGIC); END;
ARCHITECTURE BEHAV OF JIAODUI IS SIGNAL A: STD_LOGIC_VECTOR (3 DOWNTO 0); BEGIN
PROCESS(K1,K2) BEGIN
IF K1'EVENT AND K1='1' THEN A<=A+1; IF A=5 THEN A<=\"0000\"; END IF; END IF; CASE A IS
WHEN \"0000\"=>FO<=MI;SO<=FI;TL<=SI;YO<=TI;NO<=YI; -- L1<='0';L2<='0';L3<='0';L4<='0';L5<='0';
WHEN \"0001\"=>FO<=K2;SO<='0';TL<='0';YO<='0';NO<='0'; -- L1<='1';L2<='0';L3<='0';L4<='0';L5<='0';
WHEN \"0010\"=>FO<='0';SO<=K2;TL<='0';YO<='0';NO<='0'; -- L1<='0';L2<='1';L3<='0';L4<='0';L5<='0';
WHEN \"0011\"=>FO<='0';SO<='0';TL<=K2;YO<='0';NO<='0'; -- L1<='0';L2<='0';L3<='1';L4<='0';L5<='0';
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模式0正常及时 选通分模块，调分 选通时模块，调时 选通日模块，调日 基于VHDL万年历设计
WHEN \"0100\"=>FO<='0';SO<='0';TL<='0';YO<=K2;NO<='0'; -- 选通月模块，调月 L1<='0';L2<='0';L3<='0';L4<='1';L5<='0';
WHEN \"0101\"=>FO<='0';SO<='0';TL<='0';YO<='0';NO<=K2; --选通年模块，调年 L1<='0';L2<='0';L3<='0';L4<='0';L5<='1'; WHEN OTHERS=>NULL; END CASE; END PROCESS; END; 仿真结果：
图15 校时模块仿真图
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基于VHDL万年历设计
图16 校时模块仿真图
如图15、16，按键K1，K2能够完成万年历工作模式的选择与调时校对的功能，满足系统的设计要求，设计正确。
4.1.7显示模式切换模块
显示模式切换模块完成显示年月日和显示时分秒的相互切换，设置一个按键K3对其进行控制，通过检测按键的上升沿，对显示模式进行轮流切换。 源程序： LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CONTROL IS
PORT(SL,SH,FL,FH,HL,HH,DL,DH,ML,MH,YL,YH,Y1L,Y1H:IN
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STD_LOGIC_VECTOR(3
基于VHDL万年历设计
DOWNTO 0);
ARCHITECTURE ONE OF CONTROL IS SIGNAL W:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN
PROCESS(K1) BEGIN
IF K1'EVENT AND K1='1' THEN W<=W+1;
IF W=2 THEN W<=\"00\";--二进制计数控制信号 END IF; END IF;
K1:IN STD_LOGIC; led:OUT STD_LOGIC;
Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END CONTROL;
CASE W IS
WHEN\"00\"=>
Q8<=Y1H;Q7<=Y1L;Q6<=YH;Q5<=YL;Q4<=MH;Q3<=ML;Q2<=DH;Q1<=DL;led<='0'; --00时显示年月日，指示灯不亮
WHEN\"01\"=>
Q8<=\"0000\";Q7<=\"0000\";Q6<=HH;Q5<=HL;Q4<=FH;Q3<=FL;Q2<=SH;Q1<=SL;led<='1'; --01时显示时分秒，指示灯亮
WHEN OTHERS=>NULL;
END CASE; END PROCESS;
END; 仿真结果：
如图16所示，当按键K1没有按下时Q1到Q6显示的是年月日部分，此时的指示灯LED为零（不亮），当按键K1按下一次，检测到一次上升沿，Q1到Q6显示的是时分秒部分，此时的指示灯LED为1（亮），当K1键再次按下时，上升沿一到，显示年月日，这样通过按键K1可以实现显示模式的切换。设计符合系统的要求，设计正确。
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基于VHDL万年历设计
图17 显示模块仿真图
4.2顶层设计与仿真
顶层设计采样原理图输入方法，用以上的各模块的VHDL源程序分别生成元器件，在此基础上用“导线”对元器件进行连接，搭建原理图，完成系统的顶层设计，而不是利用元件例化程序去设计。对于较为复杂的系统而言，采用原理图输入的设计方法思路更加清晰，设计更加直观。
顶层原理图的设计框架如图4所示，有年、月、日、时、分、秒计时模块，调时校对模块，显示模式切换模块，并且由以上讨论知万年历一共有六种工作模式。 仿真结果：
如图18所示，此时万年历工作于模式0，属于正常的计时状态，当低位计满时向高位进1，通过键K3,可以对显示模式进行切换，从显示时分秒转换到显示年月日，正确的实现了系统的计时功能。
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基于VHDL万年历设计
图18 万年历仿真图
图19 万年历仿真图
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基于VHDL万年历设计
图20 万年历仿真图
如图19、20所示，通过按键K1可以进行工作模式的选择，按键K2进行数值的校对设定，按键K3进行显示模式的切换，与设计的要求相符合。综上所述，整个系统设计正确，万年历能够正确的实现功能。
4.３下载验证 4.3.1电路结构选择
程序、原理图仿真正确后，下一步通过把顶层原理图输入的设计程序下载到试验箱中
的实际芯片中，完成硬件电路的设计搭建并验证其功能。输入的顶层原理图如图4所示。目标芯片选择EP1K30TC144-3，实验箱中的电路结构选择模式NO.3，如图21所示，其本身附带了显示译码的功能，无需在程序、原理图中设计七段显示译码的模块就可以在数码管中进行显示，同时配置有8个按键输入端。
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基于VHDL万年历设计 87654321实实实PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44D8PIO15D7PIO14D6PIO13D5PIO12D4PIO11D3PIO10D2PIO9D1PIO8FPGA/CPLD实实实实PIO15-PIO8PIO7PIO6PIO5PIO4PIO3PIO2PIO1PIO0D16D15D14D13D12D11D10D9实8实7实6实5实4实3实2实1实实实实实实实NO.3 图21 实验电路结构图No.3 4.3.2端口配置 将顶层原理图中输入输出端引脚与试验箱中的输入输出引脚进行匹配，才可以进行下载验证。 表1 GW48CK/GK/EK/PK2 系统万能接插口与结构图信号/与芯片引脚对照表 结构图上的信号名 GW48-CCP，GWAK100A EP1K100QC208 引脚号 PIO0 PIO1 PIO2 PIO3 7 8 9 11 引脚名称 I/O I/O I/O I/O 224 225 226 231 I/O0 I/O1 I/O2 I/O3 25 8 9 10 12 I/O0 I/O1 I/O2 I/O3 GW48-SOC+/ GW48-DSP EP20K200/300EQC240 引脚号 引脚名称 引脚号 引脚名称 引脚号 1 2 3 4 I/O0 I/O1 I/O2 I/O3 引脚名称 GWAK30/50 EP1K30/50TQC144 GWAC3 EP1C3TC144 SPEAKER实实实实实实实实实实实实实实实实实实实实实实实实基于VHDL万年历设计
PIO4 PIO5 PIO6 PIO7 PIO8 PIO9 PIO10 PIO11 PIO12 PIO13 PIO14 PIO15 PIO16 PIO17 PIO18 PIO19 PIO20 PIO21 PIO22 PIO23 PIO24 PIO25 PIO26 PIO27 PIO28 PIO29 PIO30 PIO31 PIO32 PIO33 PIO34 PIO35 PIO36 PIO37 PIO38 PIO39 PIO40 PIO41 PIO42 PIO43 PIO44 PIO45 PIO46
12 13 14 15 17 18 24 25 26 27 28 29 30 31 36 37 38 39 40 41 44 45 113 114 115 116 119 120 121 122 125 126 127 128 131 132 133 134 135 136 139 140 141 I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O 230 232 233 234 235 236 237 238 239 2 3 4 7 8 9 10 11 13 16 17 18 20 131 133 134 135 136 138 143 156 157 160 161 163 164 166 169 170 171 172 173 174 178 I/O4 I/O5 I/O6 I/O7 I/O8 I/O9 I/O10 I/O11 I/O12 I/O13 I/O14 I/O15 I/O16 I/O17 I/O18 I/O19 I/O20 I/O21 I/O22 I/O23 I/O24 I/O25 I/O26 I/O27 I/O28 I/O29 I/O30 I/O31 I/O32 I/O33 I/O34 I/O35 I/O36 I/O37 I/O38 I/O39 I/O40 I/O41 I/O42 I/O43 I/O44 I/O45 I/O46 26
13 17 18 19 20 21 22 23 26 27 28 29 30 31 32 33 36 37 38 39 41 42 65 67 68 69 70 72 73 78 79 80 81 82 83 86 87 88 89 90 91 92 95 I/O4 I/O5 I/O6 I/O7 I/O8 I/O9 I/O10 I/O11 I/O12 I/O13 I/O14 I/O15 I/O16 I/O17 I/O18 I/O19 I/O20 I/O21 I/O22 I/O23 I/O24 I/O25 I/O26 I/O27 I/O28 I/O29 I/O30 I/O31 I/O32 I/O33 I/O34 I/O35 I/O36 I/O37 I/O38 I/O39 I/O40 I/O41 I/O42 I/O43 I/O44 I/O45 I/O46 5 6 7 10 11 32 33 34 35 36 37 38 39 40 41 42 47 48 49 50 51 52 67 68 69 70 71 72 73 74 75 76 77 78 83 84 85 96 97 98 99 103 105 I/O4 I/O5 I/O6 I/O7 DPCLK1 VREF2B1 I/O10 I/O11 I/O12 I/O13 I/O14 I/O15 I/O16 I/O17 I/O18 I/O19 I/O20 I/O21 I/O22 I/O23 I/O24 I/O25 I/O26 I/O27 I/O28 I/O29 I/O30 I/O31 I/O32 I/O33 I/O34 I/O35 I/O36 I/O37 I/O38 I/O39 I/O40 I/O41 I/O42 I/O43 I/O44 I/O45 I/O46 基于VHDL万年历设计
PIO47 PIO48 PIO49 PIO60 PIO61 PIO62 PIO63 PIO64 PIO65 PIO66 PIO67 PIO68 PIO69 PIO70 PIO71 PIO72 PIO73 PIO74 PIO75 PIO76 PIO77 PIO78 PIO79 SPEAKER CLOCK0 CLOCK2 CLOCK5 CLOCK9 142 143 144 202 203 204 205 206 207 208 10 99 100 101 102 103 104 111 112 16 19 147 149 148 182 184 78 80 I/O I/O I/O PIO60 PIO61 PIO62 PIO63 PIO64 PIO65 PIO66 PIO67 PIO68 PIO69 PIO70 PIO71 PIO72 PIO73 PIO74 PIO75 PIO76 PIO77 PIO78 PIO79 I/O I/O I/O I/O I/O 180 182 183 223 222 221 220 219 217 216 215 197 198 200 201 202 203 204 205 212 209 206 207 184 185 181 151 154 I/O47 I/O48 I/O49 PIO60 PIO61 PIO62 PIO63 PIO64 PIO65 PIO66 PIO67 PIO68 PIO69 PIO70 PIO71 PIO72 PIO73 PIO74 PIO75 PIO76 PIO77 PIO78 PIO79 I/O I/O I/O CLKIN CLKIN 96 97 98 137 138 140 141 142 143 144 7 119 118 117 116 114 113 112 111 11 14 110 109 99 126 54 56 124 I/O47 I/O48 I/O49 PIO60 PIO61 PIO62 PIO63 PIO64 PIO65 PIO66 PIO67 PIO68 PIO69 PIO70 PIO71 PIO72 PIO73 PIO74 PIO75 PIO76 PIO77 PIO78 PIO79 I/O50 INPUT1 INPUT3 I/O53 GCLOK2 106 107 108 131 132 133 134 139 140 141 142 122 121 120 119 114 113 112 111 143 144 110 109 129 123 124 125 128 I/O47 I/O48 I/O49 PIO60 PIO61 PIO62 PIO63 PIO64 PIO65 PIO66 PIO67 PIO68 PIO69 PIO70 PIO71 PIO72 PIO73 PIO74 PIO75 PIO76 PIO77 PIO78 PIO79 I/O I/O I/O I/O I/O
目标芯片选择的是EP1K30TC144-3，根据图21和表1中加重的部分引脚对照表，顶层原理图
的输入输出端口配置如图22所示。
例如CLK时钟输入配置为54引脚，根据表1所示，实验箱上实际电路所用的输入时钟信号选用CLK2。按键K1、K2、K3分别配置8、9、10引脚，由表1知，在实验结构图上对应的是PIO0、PIO1、PIO3，再由图21知对应的按键分别是按键1、按键2、按键3，验证时，通过按这三个键来对万年历系统进行控制。
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基于VHDL万年历设计
图22 端口配置图
4.3.3实际电路验证
图23实际电路验证
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基于VHDL万年历设计
实际验证电路和验证结果如上图23所示。验证结果与预期的实验结果相同，当K1键没有按下时，万年历正常计时，计满向高位进位，可以通过K3键选择显示模式，显示时分秒时指示灯亮。通过按下K1键的次数来选择校对那一部分，对应的指示灯亮，再通过按下K2键的次数来进行数值选择，进行校对时低位不会向高位进位。当把年设置为闰年，月模块设置为2月，天模块设置为29，时模块设置为23，分模块设置为59，通过按键K1选择正常计时模式，计满60s时，不断往上进位，月份变为3月，证明此时二月为二十九进制计数器。
4.4实验小结
通过这次万年历程序的设计，完成了硬件系统设计目标。加深了对EDA技术的理解，熟悉了QuartusII软件环境，熟练地掌握了基于VHDL硬件设计的整个流程，从设计编程到下载验证。通过对具体模块的编写，如CNT60模块，CNT24模块，DAY模块，MONTH模块，YEAR模块，JIAODUI模块，显示模块等，加强了自己分析问题及编程的能力，掌握编程时该注意的语法规则，理解进行系统设计时的模块化设计思想。最终实现了一个自己动手完成的电子作品，增强了我们分析问题、解决问题的能力，培养了对电子工程设计的浓厚兴趣。
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基于VHDL万年历设计
参考文献：
[1] 潘松 黄继业 EDA技术实用教程—VHDL版（第四版）北京：科学出版社，2010 [2] 王金明，杨吉斌.数字系统设计与Verilog HDL.北京：电子工业出版社，2002 [3] 潘松 等 EDA技术与Verilog HDL北京：清华大学出版社，2010.4
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