FPGA开发中的VHDL语言与Verilog HDL语言那个好学?各有什么优缺点?

发布网友 发布时间:2022-03-28 21:20

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4个回答

热心网友 时间:2022-03-28 22:49

相对来说,VHDL更加严谨、灵活性较差,但容易入手;verilog的话相对比较灵活,适合大型开发,但是在编译时比不上VHDL。现在来说,学校教学一般使用VHDL,但是公司用的多的还是verilog。
建议初学者使用VHDL,学到一种严谨的习惯,再学verilog就相对简单。

热心网友 时间:2022-03-29 00:07

一般来说现在工作上用verilog和用vhdl都没有硬性要求,而且现在的开发软件都可以兼容两种语言共同开发。建议先学习verilog,因为比较容易上手,而且很灵活,基本上常用的电路都能描述出来,等到能灵活运用verilog之后,有时间的话也可以学一下vhdl,毕竟以后同事可能会有用vhdl的,一起开发调试,有必要懂得这个。至于什么优点缺点,其实各有千秋吧,不能简单的说某个语言在某个方面有优势。具体还有什么问题,可以追问

热心网友 时间:2022-03-29 01:42

我的理解:如果你学过C,那么Verilog HDL语言更容易上手,它们很相似的,如果没有那这两种语言都差不多,我一直用VHDL做项目,这种语言结构严谨,基本编译通过就能生成电路,适合做大型的设计,而这些特点正是Verilog HDL语言所欠缺的,再说语言只是一个工具,入门都比较容易,关键是你的逻辑思维能力,如何用语言去实现一些算法

热心网友 时间:2022-03-29 03:33

其实都差不多
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